電容去耦是電源完整性（Power Integrity，PI）設計里面很重要的一部分，而PI設計則是為了保證電源分配網(wǎng)絡（Power Distribution Network，PDN）系統(tǒng)能夠滿足負載芯片對電源的要求。
PDN主要作用：1、為負載提供干凈的供電電壓；2、為信號提供低噪?yún)⒖悸窂健?/div>
電源噪聲
電源噪聲有啥影響，打個極端的比方，IC的高電平判決門限是1.2V，我的電源噪聲是1.3V，當我噪聲傳遞到了這個IC的時候，噪聲會造成誤判決。大部分時候沒有這么嚴重，但是噪聲會影響系統(tǒng)的可靠性和穩(wěn)定性。
而對于噪聲抑制，在設計的時候，并不是等著噪聲出現(xiàn)了之后再去想辦法消除或者是減輕它，做硬件的同學們應該知道，問題出現(xiàn)后再去解決，這樣代價是非常大的。一般都是在設計之初就把各種預防措施都考慮進去，盡可能的規(guī)避掉可能會發(fā)生的問題，不要幻想著可以試錯（這可就是改板了，那都是經(jīng)費呀）。
電源噪聲的來源：
1、硬件本身引入的，比如說穩(wěn)壓電源的紋波，當前穩(wěn)壓電源分為線性電源和開關電源，線性電源的紋波較小，開關電源的紋波較大，對于電源噪聲敏感的電路一般不建議使用開關電源（不過隨著技術的提升感覺現(xiàn)在開關電源紋波也能做的很小了）；
2、電源無法實時的響應負載電流需求，一般電源依據(jù)負載的功耗需求需要實時的對輸出電流進行調(diào)整，否則當負載功耗增大的時候，會導致電源輸出電壓被拉低。但是對于電源本身，是有一個調(diào)整響應時間的，一般是us級，所以，當負載電流瞬態(tài)變化頻率超過這一范圍的時候，穩(wěn)壓電源無法及時響應，就會造成鏈路上電壓出現(xiàn)跌落，這也是電源噪聲的一種；
3、板上壓降，有路徑的地方就有阻抗，有負載就會有電流，有電流有阻抗就會有壓降。加上PCB上的各種寄生參數(shù)，寄生電感和寄生電容對頻率敏感，而負載功耗一般也是動態(tài)變化的，具有交流特性，兩者一結合就造成的負載端電壓的波動，由阻抗產(chǎn)生的噪聲，也是電源噪聲的一種；
4、PCB層間噪聲，PCB是有多層的，信號在傳輸穿過不同平面的同時會產(chǎn)生返回信號，信號有時候來不及通過去耦電容進行換層，就只能通過耦合的方式進行換層，對于不同的平面來說就相當于電容在進行充放電，引起局部噪聲（實際上，通過去耦電容一樣會有噪聲，后面會講到）。
電容去耦原理
實際電路中，我們會看到芯片周圍布滿了電容，這些電容稱為去耦電容，為當前硬件設計中解決噪聲問題的主要方式。我們可以通過下面兩種方式來對電容去耦有個初步的理解。
1、阻抗角度
可以通過一張圖來理解：
首先，我們對PDN的要求就是不論負載端瞬態(tài)電流如何變化，都得保證負載兩端電壓的穩(wěn)定，負載端電壓的變化要盡可能的小。依據(jù)等效電路，可以得到△U=Z*△I（此時電源為理想電源，阻抗都由Z來等效了，理想電源輸出的電壓是恒定的，那么z與負載就會形成一個分壓效果，進而影響負載兩端電壓的穩(wěn)定）。由于瞬態(tài)電流是動態(tài)的，有交流特性，而去耦電容剛好在交流條件下表現(xiàn)為低阻抗（再極端點，因為電阻并聯(lián)阻抗會減小，也就是電容并的越多，等效阻抗就越小），即去耦電容能夠減小Z，進而減小電源噪聲。
2、儲能角度
同樣可以通過一張圖來理解：
上圖可以看到，負載相當于同時由電源和電容進行供電，當負載電流穩(wěn)定的時候，I2為0，負載由電源進行供電，并且電容電壓等于電源供電電壓，此時電容是存儲滿了電量的，當負載電流變化的時候，由于電源存在響應時間，無法立即響應負載電流的變化，因此負載端電壓會下降，此時電容感受到負載端電壓的變化，此時電容開始放電，I2不再為0，開始為負載供電，而I=C*dV/dt，當電容的C足夠大的時候，只需要很小的dV就能夠提供很大的電流，用以滿足負載變化的需求，進而控制負載端電壓變化不至于過大。
電容阻抗特性
電容簡化模型如下：
ESR一般為電極，電解質(zhì)的等效電阻，C為電容的容值，ESL為電極和端子的等效電感。
因此一個電容的特性阻抗Z可以表示為：
Z=ESR+j2πfESL+1/j2πfC=ESR+j(2πfESL- 1/2πfC)
當頻率很低的時候，2πfESL遠小于1/2πfC，電流超前于電壓，電容的阻抗隨頻率增加而減小，電容呈現(xiàn)容性；當頻率很高的時候，2πfESL大于1/2πfC，電流滯后于電壓，電容的阻抗隨頻率增加而增大，電容呈現(xiàn)感性；2πfESL=1/2πfC，f= 1/(2π√(ESLC))，電容呈現(xiàn)純電阻特性，此時電容阻抗最小，該頻率點也稱為電容的自諧振頻率。因此，去耦電容實際上都有一定的工作頻率范圍，只有在這個范圍內(nèi)，去耦電容的去耦效果才比較好。
復阻抗概念
Z=R+jX=R+j(XL-XC)
當X>0時，XL>XC，電壓超前于電流，電路呈感性；
當X<0時，XL<XC，電壓滯后于電流，電路呈容性；
當X=0時，XL=XC，電壓與電流同相，電路呈純阻性。
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